SystemC et Transaction Level Modeling (TLM) - Introduction
Formation
SystemC et Transaction Level Modeling (TLM) - Introduction
Domaine
DEVELOPPEMENT et METHODES
Objectifs
Apprentissage des approches et méthodologies de modélisations des "blocks" (Ips) et des "systèmes semi-conducteurs complexes" (System on Chip).
Apprentissage et expérimentation avec SystemC, TLM/Virtual Prototyping à plusieurs niveaux d'abstraction.
Durée
3 jours (
21 heures)
Participants
Ingénieurs (HW et SW), architectes et chefs de projet concernés par la conception, l'étude, l'optimisation et la vérification des Ips et Systems on Chip.
Pré-requis
Expérience en la conception microelectronique (ASIC ou FPGA) et/ou les concepts généraux de design et vérification. Connaissance de VHDL ou Verilog. Expérience avec un simulateur HDL. Connaissance générale d'un langage informatique mieux si orienté-objet
