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Formation SystemC et Transaction Level Modeling (TLM) - Introduction

• Domaine
• DEVELOPPEMENT et METHODES
• Objectifs
• • Apprentissage des approches et méthodologies de modélisations des "blocks" (Ips) et des "systèmes semi-conducteurs complexes" (System on Chip).
  • Apprentissage et expérimentation avec SystemC, TLM/Virtual Prototyping à plusieurs niveaux d'abstraction.
• Durée
• 3  jours ( 21  heures)
• Participants
• Ingénieurs (HW et SW), architectes et chefs de projet concernés par la conception, l'étude, l'optimisation et la vérification des Ips et Systems on Chip.
• Pré-requis
• • Expérience en la conception microelectronique (ASIC ou FPGA) et/ou les concepts généraux de design et vérification. Connaissance de VHDL ou Verilog. Expérience avec un simulateur HDL. Connaissance générale d'un langage informatique mieux si orienté-objet
• Lieu de formation
• Notre centre de formation à Grenoble
• Notre centre de formation à Moirans
• Notre centre de formation à Sophia Antipolis
• Ou sur votre site en formation intra

Programme de formation SystemC et Transaction Level Modeling (TLM) - Introduction

• SystemC : concepts principaux
• • La modélisation des sytèmes semi-conducteur : concepts de base
  • Introduction au Transaction Level Modeling (TLM)
• SystemC : le langage
• • Modules / threads / events / ports / interfaces / channel
  • Modélisation "functional event-based" d'un design simple
• Modélisation TLM
• • TLM2 Transport layer
  • TLM2 Master/Slave TLM modeling
• System Platform Modeling/Virtual Prototyping (untimed/loosely timed)
• • ISS / Host Code / Co-Simulation / Co-Verification
  • Intégration d'un modèle TLM2 dans un Virtual Platform
• Bus Cycle Accurate Modeling (approximately timed)
• • Exploration architecturale
• Applications supplémentaires de SystemC
• • Hardware / Software Co-Verification
  • SystemC TLM / HDL RTL Co-Simulation and Co-Verification