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Formation UVM : Méthodologies de vérification pour IP et SoC
Domaine : Développement et méthodes
DURÉE
4 jour(s)
OBJECTIFS
Apprentissage des approches et méthodologies pour la vérification des "modules" (Ips) et de systèmes sur puce (System on Chip). Utilisation du langage SystemVerilog et des librairies UVM (Universal Verification Methodology). Principaux composants en UVM. Création de tests aux deux niveaux (IP et SoC).
Pré-requis
Expérience en la conception microélectronique (ASIC ou FPGA) et/ou les concepts généraux de vérification. Connaissance de VHDL ou Verilog. Expérience avec un simulateur HDL.
Participants
Ingénieur et chef de projet.
coût
Formation en cours collectif
Tarif par personne : 2000 € HT
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LIEUx de formation
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PROGRAMME DE FORMATION
UVM : Méthodologies de vérification pour IP et SoC
Mise en route
Revue rapide de Verilog (le langage des exemples du cours)
Introduction au langage SystemVerilog pour la vérification
Introduction au langage SystemVerilog pour la vérification
Méthodologie de vérification "metrics driven"
Couverture fonctionnelle en utilisant SystemVerilog
Banc de test "constrained random" en utilisant UVM
Banc de test "constrained random" en utilisant UVM
Vérification d'un IP avec UVM
Driver, sequencer et monitor
Vérification des flux de données, principe de Scoreboard
Vérification des flux de données, principe de Scoreboard
Utilisation des assertions
Assertions en SystemVerilog
Bon usage des assertions pour compléter le "constrained randon"
Bon usage des assertions pour compléter le "constrained randon"
UVM au niveau System-on-Chip
Introduction aux techniques de réutilisation des séquences au niveau systèmes
Vérification systèmes CPU-centrique avec UVM
Vérification systèmes CPU-centrique avec UVM
Gestion de la vérification
Plan de vérification
Intégration en mode continu
Intégration en mode continu
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